Características: Tarifa de datos: 1066/1333/1666MHz
Interfaz SSTL-18: 1.8 Voltaje
Paquete: FBGA
Especificación:
Descripción
Estándar de JEDEC
Arquitectura doble de la tarifa de datos
Estroboscópico diferenciado de los datos (DQS)
Entradas de reloj diferenciado (CK y /CK)
2 variaciones de restauran: El automóvil restaura y el uno mismo restaura
2 bancos que se funcionarán simultáneamente o independientemente
La presencia serial detecta con EEPROM
China
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